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컴퓨터 그래픽스 & cad : DDR SDRAM을 위한 저전압 1.8V 광대역 50~500MHz Delay Locked Loop의 설계
컴퓨터 그래픽스 & cad : DDR SDRAM을 위한 저전압 1.8V 광대역 50~500MHz Delay Locked Loop의 설계
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■24510▼a컴퓨터 그래픽스 & cad : DDR SDRAM을 위한 저전압 1.8V 광대역 50~500MHz Delay Locked Loop의 설계▼d구인재 ( Gu In Jae )▼e정강민 ( Jeong Gang Min ) 공저
■260 ▼a서울▼b한국정보처리학회▼c2003.
■300 ▼app. 247-254
■500 ▼a참고문헌수록
■7001 ▼a정강민 ( Jeong Gang Min )
■773 ▼t정보처리학회논문지 A=The KIPS Transations : Part A▼g제10-A권 제3호 (2003년 8월)▼d2003, 08
■856 ▼uhttp://www.kips.or.kr/
■SIS ▼aS015978▼b60058741▼h8▼s2▼fP


