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저 전력 Folding- Interpolation 기법을 적용한 1.8V 6-bit 100MS/s 5mW CMOS A/D 변화기의 설계
저 전력 Folding- Interpolation 기법을 적용한 1.8V 6-bit 100MS/s 5mW CMOS A/D 변화기의 설계
Detailed Information
MARC
008061218s2006 ULKa a KOR■022 ▼a12296368
■1001 ▼a문준호
■245 ▼a저 전력 Folding- Interpolation 기법을 적용한 1.8V 6-bit 100MS/s 5mW CMOS A/D 변화기의 설계▼d문준호 저▼e황상훈▼e송민규 공저
■260 ▼a서울▼b대한전자공학회▼c2006.
■300 ▼app. 19-26
■653 ▼a전력▼aFOLDING▼aINTERPOLATION▼a기법▼a적용▼a1.8V▼a6BIT▼a100MSS▼a5MW▼aCMOS▼a변화▼a설계
■7001 ▼a황상훈
■7001 ▼a송민규
■773 ▼t전자공학회논문지SD(Semiconductor and Devices) : 반도체▼g제43권 제8호 (2006 8)▼d2006, 08
■URL ▼ahttp://www.ieek.or.kr
■SIS ▼aS032084▼b60014354▼h8▼s2
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