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기가비트 이더넷용 CMOS 전치증폭기 설계
기가비트 이더넷용 CMOS 전치증폭기 설계
상세정보
MARC
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■245 ▼a기가비트 이더넷용 CMOS 전치증폭기 설계▼d박성민 저
■260 ▼a서울▼b대한전자공학회▼c2006.
■300 ▼app. 16-22
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■700 ▼a박성민
■773 ▼t전자공학회논문지SD(Semiconductor and Devices) : 반도체▼g제43권 제4호 (2006 4)▼d2006, 04
■URL ▼ahttp://ieek.or.kr
■SIS ▼aS025135▼b60014354▼h8▼s2


