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Verilog UDP Library의 등가 게이트수준 모델 생성
Verilog UDP Library의 등가 게이트수준 모델 생성
상세정보
MARC
008050713s2003 ULKa a KOR■022 ▼a12296392
■245 ▼aVerilog UDP Library의 등가 게이트수준 모델 생성▼d박경준, 민형복 공저
■260 ▼a서울▼b대한전자공학회▼c2003.
■300 ▼app. 30-38
■653 ▼aVERILOG▼aUDP▼aLIBRARY의▼a등가▼a게이트▼a수준▼a모델▼a생성
■700 ▼a박경준, 민형복
■773 ▼t전자공학회논문지SC(System and Control) : 시스템 및 제어▼g제40권 제1호 (2003 1)▼d2003, 01
■SIS ▼aS009609▼b60014324▼h8▼s2


